台積電作為全球晶圓代工龍頭，尤其在先進製程領域具備高度技術領先地位，外界除透過其財報表現判斷半導體產業景氣方向外，亦高度關注其技術路線對全球供應鏈發展的牽動。本次台積電技術論壇因此成為市場觀察先進製程、先進封裝與 AI 未來趨勢的重要指標。
半導體市場展望
台積電認為，半導體市場成長速度已快於原先預期。過去市場預估全球半導體規模將於 2030 年達到 1 兆美元，但目前預期今年即將突破 1 兆美元，並於 2030 年進一步擴大至 1.5 兆美元。 主要成長動能來自 AI 與 HPC 需求快速擴張，台積電估計 2030 年半導體市場中，HPC 與 AI 將占 55%，智慧型手機約占 20%，汽車與物聯網則各約占 10%，顯示未來產業主軸將明顯由傳統消費電子轉向 AI 運算、推論與資料中心基礎建設。 此外，台積電亦強調 AI 正從生成式 AI、代理式 AI 進一步走向實體 AI，當應用重心由訓練轉向大規模推論，token 生成需求將帶動更多 AI 系統投資，進而形成更多 AI 應用、更多 token、更多算力需求與更多半導體需求的正向循環。
先進製程路線圖更新
N2 家族：2025–2028 年密集放量
| 製程 | 量產時間 | 重點 |
|---|---|---|
| N2 | 4Q25 已量產 | 第一代奈米片製程 |
| N2P | 預計 4Q26 量產 | N2 強化版 |
| A16 | 預計 4Q26 開始生產 | 搭載 Super Power Rail |
| N2X | 預計 2027 年量產 | 高效能版本 |
| N2U | 預計 2028 年量產 | N2P 延伸，平衡 HPC 與手機需求 |
台積電表示 N2 已正式進入量產階段，目前有超過 25 個設計定案，並有超過 70 個客戶設計正在進行中，預期第一年晶圓產出將較 N3 高出 45%。 此外，N2/A16 於 2026 - 2028 年間產能將進入快速擴產期，產能年複合成長率可望達 70%，且良率學習曲線優於 N3。
而最後一代 N2U 相較 N2P，可提供 3–4% 速度提升、8–10% 功耗降低，以及最高 3% 邏輯密度提升。顯示 N2 家族會像過去 N5/N3 一樣，形成完整平台，而不是單一節點。
A14：2028 年量產，第二代奈米片電晶體
A14 是台積電繼 N2 之後的重要先進製程，採用第二代奈米片電晶體與 NanoFlex™ Pro 技術。 相較 N2，A14 在相同功耗下可使速度最高提升 15%，在相同速度下則最多可降低 30% 功耗，同時具備顯著密度提升，邏輯密度約為 N2 的 1.23 倍，晶片密度約為 N2 的 1.2 倍。更重要的是，台積電表示 A14 已獲得主要客戶高度採用意願，代表其有望成為 2028 年後 AI、HPC 與高階智慧型手機晶片的重要製程平台。
A13：2029 年量產，A14 的直接微縮版本
A13 是 A14 的微縮版本，設計規則可完整向後相容，因此客戶可更快速將 A14 設計轉移至 A13。 相較 A14，A13 可節省約 6% 面積，並進一步提升功耗與效能表現，預計於 2029 年進入生產。代表台積電並非僅推出 A14 單一節點，而是同步規劃 A13 作為後續延伸平台，使客戶得以延續既有設計、降低轉換成本，並持續維持 PPA 改善動能。
CFET：超越 N2 的技術創新
台積電指出，電晶體架構已由平面結構逐步演進至 FinFET，再進一步發展至奈米片結構；而在奈米片之後，潛在下一代技術方向為 CFET （Complementary FET，互補式場效電晶體），也就是將 nFET 與 pFET 進行垂直堆疊，以進一步節省晶片面積。
台積電目前已展示兩項關鍵成果：
- 全球最小可運作 6T SRAM 記憶體單元，布局面積比傳統奈米片設計小約 30%。
- 約 1,000 個電晶體組成的 CFET ring oscillator。
整體而言，台積電已開始揭露後奈米片時代的技術儲備，但目前仍屬研發展示階段，尚未進入明確量產節點。
先進封裝全面擴張
CoWoS：封裝尺寸持續放大，製程良率維持高水準
CoWoS 是 AI 訓練與推論的關鍵驅動技術，目前市場主流 AI 晶片多採用 CoWoS 封裝。 台積電亦持續推進技術演進，今年已宣布生產全球最大的 5.5 倍光罩尺寸 CoWoS，且良率超過 98%。展望後續，CoWoS 將以每年更新的速度持續升級，預計於 2028 年推出 14 倍光罩尺寸封裝，可整合 20 顆 HBM，並於 2029 年進一步推出超過 14 倍光罩尺寸封裝，可整合 24 顆 HBM，顯示台積電在先進封裝尺寸、整合能力與量產良率上仍維持領先。
SoW：晶圓級系統整合，支援更大規模 AI 運算
為因應 AI 訓練與推論對運算能力快速提升的需求，台積電宣布將於 2029 年推出 SoW-X 系統級晶圓技術。 先前用於邏輯晶粒整合的 SoW-P 已於 2024 年量產，而 SoW-X 將導入前所未有的 40 倍光罩尺寸規格，最多可整合 64 顆 HBM 與 16 顆運算晶片，可視為 CoWoS 之後更大規模的 AI 系統整合平台。其核心目標為突破單一封裝尺寸限制，進一步支援更高算力密度與更大規模的 AI 運算需求。
SoIC：3D 互連密度與功耗效率大幅提升
相較 CoWoS 主要提供 2.5D 橫向互連，SoIC 則進一步導入 3D 垂直堆疊能力，兩者將共同構成台積電先進封裝平台的核心架構。 台積電指出，SoIC 相較 CoWoS 可提供 56 倍連接密度與 5 倍功耗效率，目前已量產 9 微米間距技術，並規劃於 2028 年推出 N2 對 N2 的 6 微米堆疊技術，2029 年進一步導入間距縮小至 4.5 微米的 A14 世代堆疊方案，以滿足 AI 客戶對更高運算效能與整合密度的需求。產能方面，台積電正積極擴充 CoWoS 與 SoIC，預期 2022 至 2027 年產能將以超過 80% 的年複合成長率擴張，以支撐 AI 應用帶動的強勁需求。整體而言，未來 AI 晶片架構將同時依靠 CoWoS 進行橫向整合、SoIC 進行垂直整合，形成 2.5D 與 3D 並進的完整先進封裝平台。
COUPE：光互連開始進入台積電技術路線圖
本次技術論壇最大亮點為 COUPE （緊湊型通用光子引擎技術），象徵光互連正式進入台積電技術路線圖。 台積電表示，隨著資料傳輸頻寬與功耗效率的重要性持續提升，COUPE 有望成為下一個關鍵技術名詞。COUPE 將整合 CPO 解決方案，相較傳統銅線，基板上搭載 COUPE 的 CPO 可提供 4 倍功耗效率，並降低 90% 延遲；若進一步在中介層上導入 COUPE 技術，功耗效率可提升至 10 倍，延遲則可降低 95%。此外，全球首個搭載 COUPE 技術的 200Gbps 微環調變器 MRM 將於 2026 年量產，台積電亦規劃後續發展至 400Gbps 調變器、多波長技術與多列光纖陣列，並於 2030 年達到 4Tbps/mm 頻寬密度。顯示 CPO 已不再僅是網通設備商或交換器廠商的議題，而是正式被台積電納入先進封裝與系統整合路線圖，未來有望成為 AI 伺服器 scaling 的關鍵技術。
結論
整體而言，本次台積電技術論壇再次確認公司在先進製程、先進封裝與系統級整合上的領先地位，並成為市場觀察半導體產業中長期成長方向的重要指標。 台積電將 2030 年全球半導體市場規模展望上修至 1.5 兆美元，並明確指出 AI 與 HPC 將成為主要成長動能，顯示產業重心正由傳統消費電子轉向 AI 運算、推論與資料中心基礎建設。
同時，台積電持續建立完整先進製程平台；在封裝端技術路線則代表 AI 晶片發展已進入前段製程、後段封裝與系統架構共同推動效能提升的新階段。更重要的是，COUPE 被納入技術路線圖，顯示光互連與 CPO 正從網通交換器領域延伸至先進封裝與 AI 系統整合平台，未來有望成為突破頻寬、功耗與延遲瓶頸的關鍵技術。整體來看，台積電技術路線圖不僅驗證 AI 算力需求持續擴張，也將牽動先進製程設備、CoWoS/SoIC、HBM、CPO、散熱與電源等相關供應鏈的中長期投資方向。
