隨著 AI 運算對算力需求持續提升，封裝技術正由成熟的 2D IC 加速邁向 2.5D 與 3D IC，然而封裝整合度越高，所面臨的製程挑戰也越趨複雜。首先，AI 晶片功耗快速攀升，從 Hopper 世代約 700W，提升至 Blackwell 的 1,400W，並進一步上升至 Rubin 的 2,300W，使傳統封裝與測試工具逐漸接近物理極限。其次，隨 AI 晶片所需中介層尺寸持續放大，傳統圓形晶圓的幾何限制也開始成為量產效率的核心瓶頸；以 5.5 倍光罩尺寸為例，一片 12 吋晶圓僅能切出 7 顆中介層，且邊角廢料比例將隨中介層尺寸擴大而進一步惡化。因此，如何在不犧牲良率的前提下，大幅提升單次製程的有效產出，正是面板級封裝試圖解決的關鍵問題。
PLP 以玻璃基板與大尺寸面板重塑先進封裝製程
面板級封裝（Panel Level Packaging，PLP）是一種以大尺寸矩形面板取代傳統圓形晶圓作為封裝基底的先進封裝技術，核心目的在於提升單次製程面積利用率與封裝產出效率。
相較於晶圓級封裝受限於圓形晶圓邊角浪費與中介層尺寸放大後可切割數量下降，面板級封裝透過矩形基板設計，可在相同製程條件下容納更多封裝單元，進而降低單位封裝成本並提升量產效率。以相同的 5.5 倍光罩尺寸為例，300×300mm 的矩形面板可容納 16 顆中介層，比 12 吋晶圓的 7 顆提升約 128%，面板尺寸越大效益越顯著。
PLP 與目前主流先進封裝的另一項核心差異，在於其逐步導入玻璃材料，以取代傳統矽基或有機基板作為封裝平台。 目前產業發展路徑大致可分為兩個階段，初期先以玻璃載板擴大封裝尺寸，藉此提升大面積製程的穩定性與產出效率；下一階段則朝玻璃中介層與玻璃芯基板發展，其中關鍵技術為 TGV，也就是玻璃穿孔技術。
選擇玻璃作為基板材料，主要是因為其物理特性更適合支撐大尺寸與高密度封裝需求。 玻璃基板的熱膨脹係數約為 3 至 9 ppm/°C，明顯低於有機載板的 12 至 20 ppm/°C，代表其在大面積製程中因溫度變化產生的形變較小，有助於維持精細線路的對位精度。同時，玻璃具備較佳的平整度，可支援低於 5/5µm 的線寬線距，以及深寬比超過 5:1 的細孔徑結構，對 AI 晶片所需的高密度互連具有重要意義。
然而，玻璃材料本身也帶來新的製程挑戰。由於玻璃易碎且加工難度較高，現有材料、設備與製程參數均需重新開發與設計，使良率與品質穩定性仍存在高度不確定性。其中，TGV 製程是最關鍵的難點之一，玻璃鑽孔後必須在高深寬比孔洞內完成金屬化導電，但相較於矽基板，玻璃表面更難形成穩定金屬附著層，使金屬化製程與良率管控更為複雜。 量測端同樣面臨瓶頸，隨著成孔數量可能達百萬顆且需要全檢，目前設備多仍以表面缺陷偵測為主，對孔型內部結構的 3D 影像量測能力仍有限；此外，設備運作產生的熱量也可能影響載台精準度，加上瑕疵種類繁多，使缺陷分類與良率改善工作更加耗時。
AI、HPC 為未來 PLP 快速成長主要動能
根據研調機構預估，PLP 將成為未來先進封裝中成長最快的領域之一。 2025 年 PLP 市場規模已超過 3 億美元，預計 2025 至 2031 年將以超過 40% 的年複合成長率擴張，市場規模接近 30 億美元，並於 2029 年進入加速成長階段。
- 現階段 PLP 應用仍以消費性電子、電源管理 IC 與車用電子為主，需求主要來自智慧型手機等消費性產品；AI 與 HPC 相關產品則仍處於導入與擴產初期，預計自 2026 年下半年起將出現較明顯成長。
- 展望中長期，UHD Fan-Out 與 2.5D Interposer 將成為推動 PLP 市場擴張的主要成長引擎，AI 相關應用量產時間點預計落在 2027 年，並有望於 2029 至 2031 年成為 PLP 市場最主要的營收來源。
技術比較：FOPLP vs. FOWLP
FOPLP（Fan-Out Panel-Level Packaging，扇出型面板級封裝）與 FOWLP（Fan-Out Wafer-Level Packaging，扇出型晶圓級封裝）本質上皆屬於 Fan-Out 封裝架構，核心概念均是將裸晶嵌入模封材料中，再透過 RDL 將晶片 I/O 向外延伸，藉此實現高 I/O 密度、高訊號完整性與無基板封裝結構。 兩者最大的差異在於 Carrier 形式與生產模式，其中 FOWLP 以圓形晶圓作為製造平台，而 FOPLP 則改採大型矩形面板作為製造平台。
目前 FOWLP 在技術能力與規模經濟上仍是較成熟的量產方案，具備高良率與高精度 RDL 等優勢，未來 5 年仍將是高階行動裝置與車用晶片的重要封裝技術。 然而，FOPLP 的發展價值在於其低單位成本與大尺寸封裝潛力。隨著 AI GPU、Chiplet 與 CPO 封裝尺寸持續擴大，300mm 晶圓逐漸接近經濟效益極限，而大型矩形面板則可支援遠高於晶圓級封裝的尺寸需求，並具備更高面積利用率與潛在成本優勢，因此被視為 AI、HPC、Chiplet 與下一代超大尺寸先進封裝市場的重要發展方向。
| 比較項目 | FOPLP (Fan-Out Panel-Level Packaging) | FOWLP (Fan-Out Wafer-Level Packaging) |
|---|---|---|
| 核心概念 | 在矩形面板 (Panel) 上製作 RDL | 在重組晶圓 (Reconstituted Wafer)上製作 RDL |
| Carrier | 矩形面板 | 圓形晶圓 |
| 主流尺寸 | 310×310 mm、510×515 mm、600×600 mm 等等 | 300 mm（12 吋） |
| RDL 線寬/線距 (L/S) | 約 5/5 ~ 10/10 μm（部分朝 2/2 μm 推進） | 約 2/2 ~ 5/5 μm |
| 面積使用率 | 高，約 85~95% 以上 | 低，約 85% 以下 |
| I/O 密度 | 較高 | 高 |
| 成本結構 | 低 | 高 |
| 量產時間 | 約 2025~2030 年進入快速擴產期 | 技術成熟，已量產 |
| 終端應用 | 消費性 IC 產品、車用端，未來轉向 AI GPU、HPC、Chiplet、網通 ASIC | AP、RF、PMIC、車用 IC |
技術比較：FOPLP vs. 主流先進封裝技術
FOPLP（Fan-Out Panel Level Packaging）的核心特點，在於將封裝平台由傳統 300mm 圓形晶圓，轉向 310×310mm 甚至 700×700mm 的矩形面板，以提升面積利用率、支援更大封裝尺寸，並降低單位封裝成本。 因此，FOPLP 被視為未來異質整合與 Chiplet 架構的重要候選方案。然而，目前市場上的 FOPLP、CoWoS、CoPoS 與 EMIB 等先進封裝技術，其技術目標、製程架構與應用定位並不完全相同，需依照封裝尺寸、互連密度、成本結構與終端應用需求進行區分。
- 目前 AI 與 HPC 先進封裝仍以 CoWoS 為主流，其核心優勢在於具備最高互連密度與訊號傳輸能力，可支援 GPU 搭配 HBM 所需的高頻寬需求，因此仍是 NVIDIA、AMD 與雲端 AI ASIC 的主要封裝方案。相較之下，FOPLP 採用大型矩形面板與 RDL 互連，省略矽中介層、TSV 與部分晶圓級製程，具備較低成本與較佳面積利用率，但目前 RDL 線寬線距仍多落在 5 至 10 μm，尚未達到 CoWoS 的高密度互連水準，因此短期難以取代旗艦 AI GPU 封裝。不過，隨著 AI GPU、Chiplet 與 CPO 封裝尺寸持續擴大，FOPLP 在大尺寸封裝與規模經濟上的優勢將逐步提升。
- CoPoS 可視為 CoWoS 的面板化版本，與 FOPLP 同樣採用大型矩形面板以提升產出效率，但差異在於 CoPoS 保留中介層架構，而 FOPLP 則以 RDL 直接完成晶片互連。 由於 CoPoS 仍可透過中介層提供較高 I/O 密度、訊號完整性與電源傳輸能力，因此更適合 GPU 與 HBM 整合等高階 AI 應用，定位一開始即鎖定高階 AI 與 HPC 市場；FOPLP 則仍以成本導向的消費性、車用與網通應用為主，並逐步向高階運算延伸。
- EMIB 則是透過在有機基板中嵌入局部矽橋，於晶片間需要高速傳輸的位置提供高密度互連，兼具性能與成本折衷。 其橋接區線寬線距約可達 2/2 μm，互連密度與異質整合能力優於現階段 FOPLP，主要應用於高階運算與 Chiplet 架構，定位較接近 CoWoS，而非直接與 FOPLP 競爭。
綜合而言，CoWoS 仍是目前 AI GPU 與 HBM 封裝的性能最佳解決方案；CoPoS 則試圖透過面板化突破 CoWoS 在尺寸與成本上的限制；EMIB 則以局部矽橋支援高效能異質整合。相較之下，FOPLP 代表的是以成本效率、面積利用率與大型面板製造為核心的發展路線。 短期內其難以取代 CoWoS、CoPoS 與 EMIB 在旗艦 AI 晶片中的地位，但隨 RDL 微縮、翹曲控制與大型面板製程逐步成熟，FOPLP 有望在 2027 至 2030 年間由消費性、車用與網通市場，逐步擴展至 AI 加速器、HPC 與大型 Chiplet 系統，成為先進封裝生態系中的重要平台。
| 比較項目 | FOPLP | CoWoS | CoPoS | EMIB |
|---|---|---|---|---|
| 核心概念 | 在矩形 Panel 上製作 RDL，直接完成晶片互連，不使用矽中介層 | 在矽中介層 (Silicon Interposer) 上整合 GPU、HBM，再接至 ABF 載板 | 將 CoWoS 面板化，以 Panel 製作中介層，保留 Interposer 架構 | 在基板中嵌入局部矽橋 (Bridge Die)，提供局部高密度互連 |
| Carrier | 矩形玻璃 Panel | 圓形晶圓 | 矩形玻璃 Panel | ABF Substrate |
| 主流尺寸 | 310×310 mm、510×515 mm、600×600 mm 等等 | 300 mm (12 吋) 晶圓 | 310×310 mm | 120×120 mm |
| 互連方式 | RDL | TSV + Silicon Interposer + RDL | Panel Interposer + RDL | Silicon Bridge + Substrate |
| 線寬／線距 (L/S) | 約 5/5～10/10 μm（朝 2/2 μm 推進） | 約 0.8/0.8～2/2 μm（Interposer，依 CoWoS 子類型而異） | 約 0.5/0.5～2/2 μm（依 Panel Interposer 技術） | 約 2/2 μm（Bridge 區域） |
| I/O 密度 | 高，但受 RDL 線寬限制 | 最高 | 極高，接近 CoWoS | 極高（局部） |
| 訊號完整性 | 良好 | 最佳 | 接近 CoWoS | 極佳 |
| 成本結構 | 最低 | 最高 | 中高 | 中高 |
| 主要優勢 | 大尺寸、低成本、面積利用率高 | 最高頻寬、最高 I/O 密度、最佳訊號完整性 | 兼具 CoWoS 性能與 Panel 成本優勢 | 局部高速互連、降低矽使用面積、異質整合能力強 |
| 主要限制 | 翹曲控制、RDL 微縮、良率挑戰 | 成本高、Interposer 昂貴、產能受限 | Panel Interposer 良率、玻璃基板成熟度 | 橋接位置有限、設計複雜、成本仍高 |
| 量產時程 | 已量產，2025–2030 年快速擴產 | 已量產 | 2028 年量產 | 內部產品 2017 年量產；外部客戶尚無量產 PLP |
PLP 技術路線各異，力成與日月光具領先優勢
投入 PLP 的業者橫跨晶圓代工、封測、面板與材料供應商，台灣、美國、韓國與日本皆已有代表性企業進入研發或量產階段。從各家選擇的面板尺寸來看，產業路線仍存在明顯差異，反映不同業者在技術能力、設備條件與目標市場上的定位。 隨著 AI 晶片封裝尺寸持續擴大，玻璃載板、玻璃中介層與 TGV 等關鍵技術逐步成熟，PLP 的發展重心也正由消費性電子應用，逐步延伸至高階異質整合與 AI 先進封裝領域。
| 尺寸 (mm) | 廠商 |
|---|---|
| 700 × 700 | 群創 |
| 620 × 750 | 群創 |
| 650 × 650 | Amkor |
| 600 × 600 | rapidus、日月光 |
| 600 × 580 | SiPLP |
| 515 × 510 | 力成、欣興、AGC、Intel |
| 510 × 415 | 三星 |
| 300 × 300 | 台積電、日月光 |
力成與日月光是目前台灣發展扇出型面板級封裝（Fan-Out Panel Level Packaging，FOPLP） 最具代表性的兩家封測廠，兩者皆已建立面板級封裝技術平台，但在面板尺寸選擇、技術架構、應用市場及發展策略上各有不同，因此以下將分別介紹兩家公司在技術上的布局與競爭優勢。
力成（6239.TW）
現階段，力成已量產應用仍以 PMIC、PA 等消費性晶片為主，但公司戰略重心已逐步轉向 AI 與 HPC 等高階應用，並聚焦於 CLIP 與 PiFO 兩項關鍵技術。
在力成的 FOPLP 技術方案中，CLIP 採用 Chip Last 製程，先完成已知良好重佈線路層並確認線路品質後，再放置 CPU、GPU 或 FPGA 等高價值晶片，藉此降低高單價晶片因前段製程缺陷而報廢的風險。
- CLIP 的線寬線距可達 5/5µm，支援三顆以上晶片整合，並可納入熱敏元件與被動元件。
- PiFO 則是力成的旗艦技術，採用 Chip Middle 架構，具備雙面重佈線路設計，靠近晶片正面的線寬線距可達 2/2µm，背面則維持 5/5µm，並透過細間距電鍍銅柱實現上下層 RDL 的垂直互連，進一步支援高密度、多層次的異質整合需求。
在面板尺寸選擇上，力成直接鎖定 515mm × 510mm 的大尺寸載板進行開發。 雖然此路線對低溫固化介電材料的應力控制、精細線路曝光均勻度及熱機械模擬能力帶來高度挑戰，但也使力成在量產效率上具備明顯優勢。為承接高階運算封裝需求，力成正積極建構獨立於台積電之外的高階封裝生態系，其中 AMD 提出的高架扇出橋接技術 EFB 已導入力成 2.5D panel level 技術進行驗證，代表其技術能力已取得 Tier-1 客戶認可。若後續專案推進順利，力成將有機會進一步取得其他 ASIC 客戶訂單，帶動高階封裝營收貢獻逐步提升。
展望 2026 年，力成 AI 相關 FOPLP 進度已由設備安裝推進至試做與良率驗證階段。 公司於 1Q26 表示，各階段製程良率已接近 95%，並可支援 1 至 5 倍光罩尺寸的封裝需求，預估 2026 年底月產能將達 3kwpm。同時，公司於 1Q26 將資本支出上修至 500 億元，其中 200 至 300 億元主要投向 FOPLP 相關領域，顯示其對高階封裝方向的高度承諾。此次擴充產能可支應 2026 至 2028 年需求，預計 2027 年底月產能將進一步提升至 8kwpm，並自 2027 年起開始貢獻顯著營收。
日月光投控（3711.TW）
日月光在 FOPLP 的技術布局以 FOCoS 平台為核心，並依據不同整合需求發展出 Chip First 與 Chip Last 兩種架構。 FOCoS 的核心概念是以重佈線層取代傳統矽中介層，使晶片能透過 RDL 介面進行功能整合。
- Chip First 主要應用於尺寸較小、整合複雜度較低的晶片封裝，通常整合兩至三顆晶片，Interposer 尺寸不超過 1 倍光罩大小，RDL 層數約為兩至三層，因此技術門檻相對較低。
- 相較之下，Chip Last 則是目前 AI 與 HPC 應用中 ASIC 與 HBM 整合的主流解決方案，其製程流程為先在 Carrier 上完成 RDL Interposer，再放置高價值晶片，以降低晶片報廢風險。
由於 Chip Last 所需 Interposer 尺寸普遍超過 1 倍光罩，未來 RDL 層數可能提升至 9 層，其中至少 7 層需達到 2/2µm 的細線寬線距。RDL 層數需求與 HBM 世代升級高度相關，整合 HBM2 與 HBM2E 僅需 2 層 2/2µm 細線，HBM3 與 HBM3E 則提升至 4 層，至 HBM4 與 HBM4E 世代將需要 8 層 RDL，部分設計甚至要求全部 8 層皆達到 2/2µm，才能有效支援高階晶片與大量記憶體之間的高速傳輸需求。與此同時，晶片頂部的微凸點間距也從早期的 55µm 持續微縮至 40µm，未來更可能進一步縮小至 25 至 30µm，使日月光在高階 FOCoS 製程中的精細線路能力與異質整合能力成為關鍵競爭優勢。
FOPLP 的推進高度仰賴與設備商、材料商及自動化廠商的緊密配合，而日月光憑藉全球最大 OSAT 的既有規模與供應鏈網絡，選擇以整合協作模式切入 FOPLP 市場。公司目前已成為 AMD EFB 2.5D 橋接互連技術的核心合作夥伴，並同步承接相關封裝測試業務。管理層亦將 2026 年資本支出上修 21% 至 85 億美元，其中設備支出額外增加 6 億美元，主要用於 LEAP 相關設備，且 2027 年資本支出仍有進一步提高的可能。
現階段，日月光 FOCoS 仍處於機台調整與客戶驗證階段，預估 2026 年底 FOCoS 月產能將達約 18kwpm，並自 4Q26 開始貢獻營收，主要客戶涵蓋 AMD 與 Broadcom，2026 年全年營收目標約為 3 億元。公司亦於 5 月 27 日宣布，已開發出 310mm × 310mm PLP 自動化產線，新產線可銜接晶圓級封裝至面板級封裝，有助進一步擴大生產經濟規模。預計該產線將於 2027 年上半年投入量產，至 2027 年底 FOCoS 月產能可望提升至約 28kwpm，屆時將有助帶動封測業務營收成長與毛利率改善。
東捷科技（8064.TW）
公司長期深耕面板產業，累積大尺寸方形基板加工經驗，而 FOPLP 在雷射加工、自動化搬運、光學檢測與精密對位等需求上，與 LCD 面板製程高度相似，使東捷得以將既有技術延伸至先進封裝領域。公司自 2019 年起布局 FOPLP 相關設備，經多年客戶驗證後，近兩年已逐步進入成長期。
目前東捷產品已切入 FOPLP 與玻璃基板製程，涵蓋雷射鑽孔、EMC 雷射修整、雷射切割、TGV 玻璃通孔鑽孔、3D AOI 與 RDL AOI 檢測設備，並具備雷射線路修補、真空濺鍍與整線自動化整合能力，定位已由單一設備供應商逐步提升為製程整合方案提供者。 隨 TGV 與玻璃基板製程對通孔精度、平整度與良率要求提高，東捷可透過 AOI 檢測、自動化搬運、製程監控與雷射加工等技術模組，提升客戶黏著度並受惠後續產線擴充。
倍利科（7822.TW）
倍利科為以 AI 影像分析技術為核心的半導體光學檢測設備廠，主要提供高精度自動化檢測設備與整體解決方案，應用於晶圓製造與先進封裝製程中的缺陷檢測與尺寸量測。 公司核心產品為自動光學檢驗與量測設備，2025 年前三季占合併營收達 93.5%。
隨著 FOPLP、CoPoS 等先進封裝技術發展，方形基板在搬運與製程控制上較難如圓形晶圓般進行旋轉校正，增加製程變異與良率控管難度，促使封測廠增設更多檢測與監控站點。同時，多晶片堆疊與基板大型化使翹曲、變形問題更加顯著，容易造成光學檢測失焦並影響量測精度，進一步推升 3D 立體檢測與光電混合檢測等先進檢測需求，帶動 AOI 設備採購數量與平均單價同步提升。
在此趨勢下，倍利科 AOI 設備透過搭載 AI-ADC 軟體與系統升級，可有效降低傳統光學檢測常見的誤判與漏檢問題，協助晶圓廠節省複檢人力與報廢成本。除受惠於成熟度較高的 2.5D 與 Fan-Out 先進封裝擴產外，公司亦有望受惠 3D 封裝、CPO 與 FOPLP 等新世代封裝技術成長。目前部分樣品已陸續或即將出貨予客戶，並持續與客戶合作開發新機台。在晶圓廠客戶穩健出貨與驗收基礎上，疊加封測廠訂單貢獻，預期倍利科獲利將隨先進封裝擴產而逐季成長。
未來技術發展方向
- 更高解析度的光學技術
- 三維與深度檢測/量測能力
- AI 與邊緣計算
- 高速/ 高通量檢測
- 自適應智慧演算法與動態調整光學參數
未來三年產品發展 [高階光學檢驗設備]
- 面板級封裝 (PLP) 量測與檢測
- 矽光子製程量測與檢測
- 3D 量測
- 3D 檢測
