隨著 AI 運算對算力需求持續提升，封裝技術正由成熟的 2D IC 加速邁向 2.5D 與 3D IC，然而封裝整合度越高，所面臨的製程挑戰也越趨複雜。首先，AI 晶片功耗快速攀升，從 Hopper 世代約 700W，提升至 Blackwell 的 1,400W，並進一步上升至 Rubin 的 2,300W，使傳統封裝與測試工具逐漸接近物理極限。其次，隨 AI 晶片所需中介層尺寸持續放大，傳統圓形晶圓的幾何限制也開始成為量產效率的核心瓶頸；以 5.5 倍光罩尺寸為例，一片 12 吋晶圓僅能切出 9 顆中介層，且邊角廢料比例將隨中介層尺寸擴大而進一步惡化。因此，如何在不犧牲良率的前提下，大幅提升單次製程的有效產出，正是面板級封裝試圖解決的關鍵問題。

PLP 以玻璃基板與大尺寸面板重塑先進封裝製程

面板級封裝（Panel Level Packaging，PLP）是一種以大尺寸矩形面板取代傳統圓形晶圓作為封裝基底的先進封裝技術，核心目的在於提升單次製程面積利用率與封裝產出效率。

相較於晶圓級封裝受限於圓形晶圓邊角浪費與中介層尺寸放大後可切割數量下降，面板級封裝透過矩形基板設計，可在相同製程條件下容納更多封裝單元，進而降低單位封裝成本並提升量產效率。以相同的 5.5 倍光罩尺寸為例，300×300mm 的矩形面板可容納 16 顆中介層，比 12 吋晶圓的 7 顆提升約 128%，面板尺寸越大效益越顯著。

PLP 與目前主流先進封裝的另一項核心差異，在於其逐步導入玻璃材料，以取代傳統矽基或有機基板作為封裝平台。 目前產業發展路徑大致可分為兩個階段，初期先以玻璃載板擴大封裝尺寸，藉此提升大面積製程的穩定性與產出效率；下一階段則朝玻璃中介層與玻璃芯基板發展，其中關鍵技術為 TGV，也就是玻璃穿孔技術。

選擇玻璃作為基板材料，主要是因為其物理特性更適合支撐大尺寸與高密度封裝需求。 玻璃基板的熱膨脹係數約為 3 至 9 ppm/°C，明顯低於有機載板的 12 至 20 ppm/°C，代表其在大面積製程中因溫度變化產生的形變較小，有助於維持精細線路的對位精度。同時，玻璃具備較佳的平整度，可支援低於 5/5µm 的線寬線距，以及深寬比超過 5:1 的細孔徑結構，對 AI 晶片所需的高密度互連具有重要意義。

然而，玻璃材料本身也帶來新的製程挑戰。由於玻璃易碎且加工難度較高，現有材料、設備與製程參數均需重新開發與設計，使良率與品質穩定性仍存在高度不確定性。其中，TGV 製程是最關鍵的難點之一，玻璃鑽孔後必須在高深寬比孔洞內完成金屬化導電，但相較於矽基板，玻璃表面更難形成穩定金屬附著層，使金屬化製程與良率管控更為複雜。 量測端同樣面臨瓶頸，隨著成孔數量可能達百萬顆且需要全檢，目前設備多仍以表面缺陷偵測為主，對孔型內部結構的 3D 影像量測能力仍有限；此外，設備運作產生的熱量也可能影響載台精準度，加上瑕疵種類繁多，使缺陷分類與良率改善工作更加耗時。

AI、HPC 為未來 PLP 快速成長主要動能

根據研調機構預估，PLP 將成為未來先進封裝中成長最快的領域之一。 2025 年 PLP 市場規模已超過 3 億美元，預計 2025 至 2031 年將以超過 40% 的年複合成長率擴張，市場規模接近 30 億美元，並於 2029 年進入加速成長階段。

• 現階段 PLP 應用仍以消費性電子、電源管理 IC 與車用電子為主，需求主要來自智慧型手機等消費性產品；AI 與 HPC 相關產品則仍處於導入與擴產初期，預計自 2026 年下半年起將出現較明顯成長。
• 展望中長期，UHD Fan-Out 與 2.5D Interposer 將成為推動 PLP 市場擴張的主要成長引擎，AI 相關應用量產時間點預計落在 2027 年，並有望於 2029 至 2031 年成為 PLP 市場最主要的營收來源。

技術比較：FOPLP vs. FOWLP

FOPLP（Fan-Out Panel-Level Packaging，扇出型面板級封裝）與 FOWLP（Fan-Out Wafer-Level Packaging，扇出型晶圓級封裝）本質上皆屬於 Fan-Out 封裝架構，核心概念均是將裸晶嵌入模封材料中，再透過 RDL 將晶片 I/O 向外延伸，藉此實現高 I/O 密度、高訊號完整性與無基板封裝結構。 兩者最大的差異在於 Carrier 形式與生產模式，其中 FOWLP 以圓形晶圓作為製造平台，而 FOPLP 則改採大型矩形面板作為製造平台。

目前 FOWLP 在技術能力與規模經濟上仍是較成熟的量產方案，具備高良率與高精度 RDL 等優勢，未來 5 年仍將是高階行動裝置與車用晶片的重要封裝技術。 然而，FOPLP 的發展價值在於其低單位成本與大尺寸封裝潛力。隨著 AI GPU、Chiplet 與 CPO 封裝尺寸持續擴大，300mm 晶圓逐漸接近經濟效益極限，而大型矩形面板則可支援遠高於晶圓級封裝的尺寸需求，並具備更高面積利用率與潛在成本優勢，因此被視為 AI、HPC、Chiplet 與下一代超大尺寸先進封裝市場的重要發展方向。

比較項目	FOPLP (Fan-Out Panel-Level Packaging)	FOWLP (Fan-Out Wafer-Level Packaging)
核心概念	在矩形面板 (Panel) 上製作 RDL	在重組晶圓 (Reconstituted Wafer)上製作 RDL
Carrier	矩形面板	圓形晶圓
主流尺寸	310×310 mm、510×515 mm、600×600 mm 等等	300 mm（12 吋）
RDL 線寬/線距 (L/S)	約 5/5 ~ 10/10 μm（部分朝 2/2 μm 推進）	約 2/2 ~ 5/5 μm
面積使用率	高，約 85~95% 以上	低，約 85% 以下
I/O 密度	較高	高
成本結構	低	高
量產時間	約 2025~2030 年進入快速擴產期	技術成熟，已量產
終端應用	消費性 IC 產品、車用端，未來轉向 AI GPU、HPC、Chiplet、網通 ASIC	AP、RF、PMIC、車用 IC

技術比較：FOPLP vs. 主流先進封裝技術

FOPLP（Fan-Out Panel Level Packaging）的核心特點，在於將封裝平台由傳統 300mm 圓形晶圓，轉向 310×310mm 甚至 700×700mm 的矩形面板，以提升面積利用率、支援更大封裝尺寸，並降低單位封裝成本。 因此，FOPLP 被視為未來異質整合與 Chiplet 架構的重要候選方案。然而，目前市場上的 FOPLP、CoWoS、CoPoS 與 EMIB 等先進封裝技術，其技術目標、製程架構與應用定位並不完全相同，需依照封裝尺寸、互連密度、成本結構與終端應用需求進行區分。

• 目前 AI 與 HPC 先進封裝仍以 CoWoS 為主流，其核心優勢在於具備最高互連密度與訊號傳輸能力，可支援 GPU 搭配 HBM 所需的高頻寬需求，因此仍是 NVIDIA、AMD 與雲端 AI ASIC 的主要封裝方案。相較之下，FOPLP 採用大型矩形面板與 RDL 互連，省略矽中介層、TSV 與部分晶圓級製程，具備較低成本與較佳面積利用率，但目前 RDL 線寬線距仍多落在 5 至 10 μm，尚未達到 CoWoS 的高密度互連水準，因此短期難以取代旗艦 AI GPU 封裝。不過，隨著 AI GPU、Chiplet 與 CPO 封裝尺寸持續擴大，FOPLP 在大尺寸封裝與規模經濟上的優勢將逐步提升。
• CoPoS 可視為 CoWoS 的面板化版本，與 FOPLP 同樣採用大型矩形面板以提升產出效率，但差異在於 CoPoS 保留中介層架構，而 FOPLP 則以 RDL 直接完成晶片互連。 由於 CoPoS 仍可透過中介層提供較高 I/O 密度、訊號完整性與電源傳輸能力，因此更適合 GPU 與 HBM 整合等高階 AI 應用，定位一開始即鎖定高階 AI 與 HPC 市場；FOPLP 則仍以成本導向的消費性、車用與網通應用為主，並逐步向高階運算延伸。
• EMIB 則是透過在有機基板中嵌入局部矽橋，於晶片間需要高速傳輸的位置提供高密度互連，兼具性能與成本折衷。 其橋接區線寬線距約可達 2/2 μm，互連密度與異質整合能力優於現階段 FOPLP，主要應用於高階運算與 Chiplet 架構，定位較接近 CoWoS，而非直接與 FOPLP 競爭。

綜合而言，CoWoS 仍是目前 AI GPU 與 HBM 封裝的性能最佳解決方案；CoPoS 則試圖透過面板化突破 CoWoS 在尺寸與成本上的限制；EMIB 則以局部矽橋支援高效能異質整合。相較之下，FOPLP 代表的是以成本效率、面積利用率與大型面板製造為核心的發展路線。 短期內其難以取代 CoWoS、CoPoS 與 EMIB 在旗艦 AI 晶片中的地位，但隨 RDL 微縮、翹曲控制與大型面板製程逐步成熟，FOPLP 有望在 2027 至 2030 年間由消費性、車用與網通市場，逐步擴展至 AI 加速器、HPC 與大型 Chiplet 系統，成為先進封裝生態系中的重要平台。

比較項目	FOPLP	CoWoS	CoPoS	EMIB
核心概念	在矩形 Panel 上製作 RDL，直接完成晶片互連，不使用矽中介層	在矽中介層 (Silicon Interposer) 上整合 GPU、HBM，再接至 ABF 載板	將 CoWoS 面板化，以 Panel 製作中介層，保留 Interposer 架構	在基板中嵌入局部矽橋 (Bridge Die)，提供局部高密度互連
Carrier	矩形玻璃 Panel	圓形晶圓	矩形玻璃 Panel	ABF Substrate
主流尺寸	310×310 mm、510×515 mm、600×600 mm 等等	300 mm (12 吋) 晶圓	310×310 mm	120×120 mm
互連方式	RDL	TSV + Silicon Interposer + RDL	Panel Interposer + RDL	Silicon Bridge + Substrate
線寬／線距 (L/S)	約 5/5～10/10 μm（朝 2/2 μm 推進）	約 0.8/0.8～2/2 μm（Interposer，依 CoWoS 子類型而異）	約 0.5/0.5～2/2 μm（依 Panel Interposer 技術）	約 2/2 μm（Bridge 區域）
I/O 密度	高，但受 RDL 線寬限制	最高	極高，接近 CoWoS	極高（局部）
訊號完整性	良好	最佳	接近 CoWoS	極佳
成本結構	最低	最高	中高	中高
主要優勢	大尺寸、低成本、面積利用率高	最高頻寬、最高 I/O 密度、最佳訊號完整性	兼具 CoWoS 性能與 Panel 成本優勢	局部高速互連、降低矽使用面積、異質整合能力強
主要限制	翹曲控制、RDL 微縮、良率挑戰	成本高、Interposer 昂貴、產能受限	Panel Interposer 良率、玻璃基板成熟度	橋接位置有限、設計複雜、成本仍高
量產時程	已量產，2025–2030 年快速擴產	已量產	2028 年量產	內部產品 2017 年量產；外部客戶尚無量產 PLP